當芯片已經沒法再變小了,人類正在琢磨怎么往天上蓋樓

先說個數字砸醒你。現在一顆先進處理器上,晶體管數量已經干到了數百億級別。而1970年代第一批芯片,晶體管數量可能就幾千個。

半個世紀,數量翻了幾百萬倍,靠的全是一個字——縮小。但這場"縮小競賽",可能快跑到頭了。

過去幾十年,計算機變強的秘訣特別樸素。把晶體管做得更小,同樣一塊硅片

上就能塞進更多晶體管,芯片自然就更快更強。

這個規律有個響亮的名字,叫摩爾定律,1965年由英特爾創始人之一戈登·摩爾提出,大意是集成電路上的晶體管數量會持續指數增長。

幾十年來,這條定律幾乎成了整個科技行業的信仰,手機一代比一代快,電腦一代比一代猛,背后都是這套"越縮越小"的邏輯在支撐。按這個思路往下想,只要工藝繼續進步,晶體管就能繼續變小,芯片就能繼續變強,似乎是個沒有盡頭的游戲。

但——晶體管現在已經縮到了納米級別,而1納米左右的空間,大概只夠排下幾十個原子。繼續往下縮,電子開始不聽話了。量子效應開始明顯起來,電子會像調皮的學生一樣,不老老實實待在該待的地方,出現明顯的漏電問題。

漏電意味著芯片工作時會白白浪費更多電能,發熱也跟著更嚴重。晶體管擠得越密,單位面積產生的熱量越集中,稍微處理不好芯片就會因為過熱直接降頻甚至燒毀。

這幾個問題疊在一起,逼得整個行業不得不面對一個現實問題:如果橫向這塊地已經快蓋滿了,芯片還能往哪兒發展?

答案挺直白——往上蓋。

想理解這個思路,可以想象一座城市的發展史。早年城市擴張,靠的是不斷在平地上多蓋房子,把街區之間的空隙越擠越密。可當整片土地都蓋滿了低矮建筑,城市想繼續容納更多人口,唯一的辦法就是往天上發展,蓋摩天大樓,同樣一塊地皮,能裝下的人口翻了幾十倍。

芯片行業現在面臨的,就是同一個邏輯問題。

傳統芯片,本質上是在一塊硅晶圓的平面上,用極其精密的工藝刻出數以百億計的晶體管,可以理解成在一張地圖上不斷壓縮街道寬度、增加建筑密度。這套辦法眼看快到極限了,那自然而然的下一步,就是讓晶體管電路像樓層一樣,一層一層往上疊。

這個思路聽起來特別符合直覺,既然平面空間不夠用,直接把電路疊起來不就行了?但這里恰恰藏著一個幾十年來沒人真正解決的技術死結。

普通人一想到"把芯片疊起來",可能覺得這不就跟蓋房子一樣,一層一層往上加就行了。問題是,制造芯片跟蓋房子完全不是一回事。

制造集成電路的很多關鍵步驟,需要極高的溫度,動輒幾百攝氏度甚至超過1000攝氏度。

這個溫度對于第一層電路本身沒問題,因為它是在空白晶圓上從頭開始制造的。

但如果你想在這層已經造好的精密電路上面,再疊一層新的電路,那第二層的制造過程同樣需要經歷這種高溫環境。問題就出在這兒——這種高溫足以把樓下那層已經辛辛苦苦做好的精密電路直接燒壞、燒廢。

這就好比你想在一棟已經裝修完畢、住滿租戶的大樓頂上繼續加蓋樓層,可施工方案要求整棟樓先泡進高溫爐子里烤一遍,樓下那些精裝修早就被烤成灰了。

這個"高溫摧毀下層電路"的問題,過去幾十年一直是三維芯片制造領域最難邁過去的一道坎,很多研究止步于此。

最近發表在《自然》上的這項研究,給出了一個繞開高溫死結的辦法。

研究團隊沒有想著怎么提高芯片對高溫的耐受力,而是反過來琢磨,能不能把制造溫度本身大幅降下來。他們采用的核心材料是超薄硅膜,配合一套低溫制造工藝,把關鍵制造溫度壓到了大約200攝氏度左右,比傳統工藝動輒上千度的高溫環境降低了一大截。

這個思路換個角度理解,不是拆掉已經建好的房子重新蓋高樓,而是想辦法用一種"輕手輕腳"的施工方式,直接在原有建筑頂部繼續往上搭,盡量不驚動樓下已經住進去的租戶。

研究團隊用這套方法,做出了一個包含三層硅電路的實驗原型,每一層大約集成625個晶體管。跟動輒數百億晶體管的商用芯片比,這個數字聽起來小得可憐,但這本質上是個概念驗證階段的原型,重點不在數量,在于證明這條低溫垂直堆疊的路徑確實走得通。

垂直堆疊這件事,好處不只是"占地面積小"這么簡單。真正的核心優勢,在于數據傳輸距離大幅縮短。

傳統芯片架構里,計算單元和存儲單元往往像兩座相隔一定距離的城市,數據得沿著漫長的線路來回搬運,這個搬運過程本身就要消耗大量時間和電能。

計算機很多時候真正費電的地方,不是計算本身,是數據來回搬運的過程,尤其是內存和處理器之間頻繁的數據交換,這在很多AI芯片里已經是公認的能耗大戶。

如果把計算單元和存儲單元改成上下垂直排列,數據傳輸的物理距離直接從原來的"跨城通勤"變成"上下樓梯",傳輸速度和能耗損耗都能明顯改善。

除此之外,同樣一塊占地面積,原來只能蓋一層的地方,現在能往上疊好幾層,單位面積能塞進去的計算資源自然水漲船高。

這幾項好處疊加起來,對當下正在瘋狂吃算力的AI行業來說,吸引力格外大。

這幾年大型AI模型對算力和數據吞吐量的胃口大得驚人。一個現實的尷尬局面是,GPU本身的計算速度已經很快了,但很多時候真正拖后腿的,是數據從存儲器搬運到處理器的這段路程跟不上計算速度。

這就好比一座運轉極其高效的超級工廠,機器加工速度飛快,但原材料運輸車隊總也跟不上,機器經常處在等料的狀態,產能白白被浪費。

垂直堆疊架構如果能把存儲單元和計算單元的物理距離大幅壓縮,理論上就能大幅緩解這種"計算等數據"的瓶頸問題。這也是為什么這類研究一出來,會被普遍認為跟AI芯片的未來發展方向緊密掛鉤,不只是學術界一個孤立的技術玩具。

這里得糾正一個容易產生的誤解——三維堆疊這個概念,芯片行業其實早就在用了。比如現在很多高端AI芯片配套使用的HBM高帶寬內存,本質就是把好幾層存儲芯片垂直堆疊封裝在一起。還有閃存領域早就成熟的3D NAND技術,同樣是靠垂直堆疊存儲單元大幅提升存儲密度。

但這些技術,嚴格來說屬于封裝層面的三維集成,也就是把幾塊已經獨立制造完成的芯片,通過先進封裝工藝物理堆疊拼接在一起,每一塊芯片本身依然是在各自的晶圓上單獨造好的。

這次研究要往前走得更徹底,嘗試的是單片三維集成,直接在晶圓制造的層面上,把不同層的晶體管電路一體化地垂直造出來,而不是先分開造好幾塊芯片再拼裝。

這個區別聽起來有點技術性,但打個比方就很清楚了:封裝堆疊有點像把幾層已經裝修完畢的獨立房子,用起重機吊起來疊放在一起;而單片三維集成,則是真正在同一棟建筑的施工圖紙里,從地基開始就設計成一棟原生的多層建筑。

后者難度大得多,但理論上也能實現更緊密、更高效的層間連接。

三維堆疊架構聽起來解決了不少老問題,但它本身也帶來了一個新的頭疼事——散熱。

二維芯片時代,每個晶體管產生的熱量,好歹還能相對直接地散發到芯片表面,靠外部散熱片帶走。

三維結構就不一樣了,中間那幾層電路,處境有點像被夾在一棟建筑內部的房間,四面都被其他樓層包圍著,熱量想要散出去,得先穿過上下好幾層結構,難度明顯加大。

這意味著,未來要讓三維芯片真正走向大規模商用,光解決制造溫度問題還不夠,還得同步攻克新型散熱材料、微流道液冷技術,甚至從晶體管設計本身入手降低功耗,這些配套技術都還在發展當中。

這也是為什么目前這項研究,包括類似方向的其他團隊成果,普遍還處在實驗室原型驗證階段,距離真正塞進你手機和電腦里,還有相當長的路要走。

寫到這里我自己也挺感慨的,人類花了五十年時間,把晶體管從毫米級一路縮小到幾十個原子的寬度,幾乎把物理定律允許的空間都榨干了。

現在這場競賽,可能要換個賽道繼續跑,從比誰能造得更小,變成比誰能設計出更聰明的空間布局。