華為感謝美國：是你們的威逼成就了我們！

"感謝美國，讓我們國家的半導體產業鏈真正成長起來了。"

華為輪值徐直軍近日在接受采訪時坦言：“如果不是美國逼我們國家、我們公司、我們產業界，不可能要干一件這樣的事，但是也感謝美國，使得我們的半導體產業鏈能夠真正成長起來。”

六年絕境，381顆芯片，一條新定律。這句感謝，是用真金白銀換來的。

01

華為被卡成什么樣

2019年5月，美國把華為列入實體清單。

彼時華為90%的芯片由臺積電代工。

表面上華為發出豪言，備胎全部轉正，我們沒問題。

但徐直軍自己后來坦白了，那時候的底氣，其實并沒有表面上那么足。

而真正的命門就在：臺積電。

2020年3月，美國出了個專門針對華為的出口管制規則，內部有個非正式的名字——"海思規則"。

意思很明確：堵死華為到臺積電的路。

那年5月15日，徹底封堵的制裁令落地，嚴苛程度遠超華為預期。

徐直軍說："2020年5月15日，是海思最黑暗的一天。他們不知道未來何去何從，未來還存不存在。"

那時候上海有一批芯片公司，每天等著消息：華為海思什么時候倒，能撈哪些人。

在被封死向上的路之后，華為高層開了一個會，討論的命題只有一個：

臺積電不給做了，怎么辦？

為了解決芯片制造被卡脖子的問題，華為內部啟動了"莫邪計劃"。

莫邪的故事里，莫邪是以身投爐鑄劍的那個人。華為芯片負責人何庭波被比作“莫邪”，帶領團隊鑄劍突圍。

莫邪項目朝兩個方向同時推進：

一邊推動國內晶圓廠提升工藝，幫著改進設備、調整流程；一邊在芯片設計端自己找出路。

當時大陸最先進的量產工藝只到14納米，臺積電已經在跑5納米。中間這道坎，相當于人家在跑百米，你從400米外的起點出發。

工程師們在死胡同里反復撞了很久，問題只有一個：工藝落后，怎么讓芯片不落后？

在摩爾定律下，晶體管做小，芯片就快。但做小只是手段，真正的目的是讓信號跑得更快，也就是降低時間常數τ。

過去60年，"幾何縮微"碰巧是降低τ最高效的手段，整個行業就跟著它跑。

跑了60年，跑到墻角了——設計一顆2納米芯片要花10億美元，臺積電最新光刻機一片晶圓代工價格飆到4.5萬美元，連臺積電自己都扛不住在說成本問題。

華為比全行業更早撞上了那堵墻。但也因此，成了那個被迫把零散工程直覺提煉成完整方法論的公司。

結論就是今年5月25日何庭波在上海發布的那個東西：韜（τ）定律。

核心就一句話：用"時間縮微"替代"幾何縮微"，把降低τ作為芯片演進的新指導原則。

這聽起來有點繞，咱們換個簡單的說法。

過去造芯片，是把零件做得越來越小，讓信號走的路變短。

而華為韜定律的核心思想是，路的長短不是唯一解法，把整個交通系統重新設計，讓信號跑得更順，照樣快。

02

華為的創新："邏輯折疊"

韜定律落到實處，最核心的技術叫"邏輯折疊"。

英偉達黃仁勛被問到這件事時都說，華為這個的確是創新。但隨后他也補了一句，臺積電的3D封裝已經領先十年了。

這說明連黃仁勛都把"邏輯折疊"和"3D堆疊"搞混了。

兩者的區別，其實徐直軍解釋得很清楚：

3D堆疊，是把兩張獨立的白紙疊在一起，上下兩層各自獨立。

邏輯折疊，是把同一張白紙對折，上下兩層本來就是一個整體，從設計開始就當一個東西在做。

這個區別意味著什么？

兩個寄存器（芯片里暫存數據的最小單元）之間的物理距離，從毫米級壓縮到了微米級，原來為了維持長距離信號傳輸專門設置的那些"中繼站"（buffer），削減了50%以上。

這些中繼站不貢獻任何用戶感知的功能，純粹是給物理距離交的一筆隱形稅。

稅少了，性能就上來了。

華為給出的數據是：CPU主頻從2.6GHz提到3.1GHz，NPU性能提升1.4倍，功耗大幅下降。

更絕的是，邏輯折疊不挑工藝。

28納米能用，7納米能用，未來3納米同樣可以用。

今年秋天，麒麟2026將是全球首款把邏輯折疊用到整顆手機芯片上的產品。

臺積電自己的路線圖顯示，它預計2029年才能做到4.5μm混合鍵合間距，而華為現在已經在做1.5μm。

這個數字放在一起，你自己品。

很多人以為，華為這幾年是在咬著牙、含著淚，死扛著走過來的。

確實扛過來了，但后半段的故事，跟你想的不一樣。

英偉達、英特爾、AMD這些年也在做類似的事——3D封裝、Chiplet（也就是說：把多顆小芯片拼裝成一顆大芯片）、多Die互聯。

但他們有選擇，隨時可以用臺積電最新工藝，所以換道的意愿始終不夠徹底，做的是系統優化的局部動作。

華為沒有選擇。

手機芯片、服務器CPU、AI計算芯片，三條命脈同時被切斷，三條戰線必須同時保住競爭力。

正是因為沒有退路，華為反而把那條"繞道"走得最深、走得最系統。

換句話說，制裁試圖把華為困死在一個落后的工藝格里，反而逼出了一套不依賴工藝的新定律。這是美國出題，華為換了張卷子來答。

徐直軍的原話是：

"如果不是美國逼我們，不可能干這件事。但也感謝美國，讓中國半導體產業鏈真正成長起來了，現在勢頭好得很。"

03

2031年，華為要追平1.4納米

按華為自己的路線圖，到2031年，基于韜定律的高端芯片，晶體管密度將達到等效1.4納米制程水平。

臺積電量產1.4納米的時間表是2028年之后，單座工廠初期投資高達1.5萬億新臺幣。

華為走的是另一條路：不依賴那條路，用設計和封裝的協同，繞過去，逼近同等性能。

當然，這不是說華為不需要先進工藝了。徐直軍說得很清楚：國內先進工藝還是要往前走，韜定律和制程進步是相互促進的關系，不是替代關系。

但這條路最大的價值是：就算工藝被卡，華為還有另一條路可以走，而且越走越寬。

目前這套東西最大的瓶頸在EDA工具（芯片設計用的核心軟件，沒有它設計師根本沒辦法畫出復雜芯片）。

邏輯折疊的設計理念，現有的EDA工具根本支撐不了，海思自研內部工具花了好幾年。

這也是華為選擇現在公開發布韜定律的核心原因：不靠一家做，要把整個產業鏈拉進來一起跑。

04

結語

2019年那封豪言壯語的華為內部信里，寫了一句話：

"時間將會揭開虛偽的面具，陰霾過后陽光必定普照。"

七年過去，時間揭開了摩爾定律的裂縫，揭開了制裁的真實意圖，也揭開了絕境里走出來的那條路。

不必神話韜定律，五年十年后再來看，答案更清楚。

但有一件事現在就可以確認：

當初那個被人等著"收尸"的海思，現在活得比預期中好得多。

數據來源：華為ISCAS 2026發布會、徐直軍專訪、IBS行業數據。