湖北
2026年7月21日，英偉達正式公布Vera數據中心級CPU及自研定制Olympus內核的詳細架構規格。
Vera采用單芯片整合設計，單顆芯片集成88 個Olympus核心，通過空間多線程技術實現176個硬件線程，同時配備164MB統一共享 L3 緩存。每個 Olympus核心采用寬前端設計，搭載神經分支預測器、64KB四路組相聯L1指令緩存與48項深度的解碼隊列，核心單周期最多可取指16條，內置 10 寬解碼器，單周期可處理10條融合指令。
核心亂序執行階段，單周期可完成最多 10 條微操作的重命名、分配與提交。英偉達新增內存重命名、數值預測與移動消除等多項微架構優化，有效降低數據依賴帶來的流水線停頓。執行端整合了整數運算、分支執行、向量計算、浮點運算、加密加速單元，以及專用的加載 / 存儲執行資源。
緩存層級上，每個 Olympus 核心配備 96KB 六路組相聯 L1 數據緩存，以及 2MB 八路組相聯 L2 緩存。英偉達還布局了多套硬件預取引擎，其中包含專為指針密集型數據結構、圖處理工作負載優化的專用圖預取器。
Vera 搭載英偉達自研空間多線程技術，單顆 Olympus 核心支持兩個硬件線程。與傳統同步多線程（SMT）的時間復用邏輯不同，該技術以物理分區方式拆分核心資源，執行單元、緩存、寄存器文件均可按線程獨立劃分，大幅降低線程間的資源爭搶。該架構可在單核心內優先保障性能敏感線程的執行效率，同時用第二線程承載系統管理類后臺任務，在多租戶部署場景下提供更穩定可預測的性能表現。
核心、緩存、內存控制器與 I/O 子系統通過第二代英偉達可擴展一致性互連（SCF）實現互聯，核心間互連帶寬最高達 3.4 TB/s；內存端支持 SOCAMM2 規格 LPDDR5X，內存帶寬達 1.2 TB/s，單顆 CPU 最大支持 1.5TB 內存容量。
在I/O 接口方面，Vera 配備帶寬 1.8 TB/s 的 NVLink-C2C 互連接口，原生支持 PCIe Gen 6 與 CXL 3.1 協議；雙路配置下整機可提供 176 條 PCIe Gen 6 通道，采用雙節點 NUMA 架構，每個 CPU 插座對應一個獨立 NUMA 域。
英偉達官方數據顯示，在智能體（agentic）類工作負載下，Vera 性能相較未公開型號的 x86 系統最高可提升 1.8 倍。該測試結果基于英偉達 2026 年內部完成的 SPEC CPU 2026 等基準測試，尚未經過第三方獨立驗證。
在架構層面，Olympus 核心相較上代 Grace 處理器采用的 Neoverse-V2 核心，IPC（每周期指令數）提升約 50%。整個 Vera 平臺針對 AI 工廠中的智能體推理循環、強化學習、數據處理與任務編排場景做了深度優化。
總體來看，Vera是英偉達布局通用數據中心CPU的關鍵升級產品。憑借自研Olympus核心的IPC躍升、空間多線程的資源隔離設計，以及高帶寬互聯、全規格PCIe 6.0與CXL接口的硬件底座，進一步完善了AI算力全棧能力，并為高端服務器CPU市場帶來新的競爭維度，推動通用計算與AI生態的深度融合。
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