超越炒作：科普華為韜定律背后的數學與物理原理 | 汪揚

編者按：本文是我（“純科學”微信公眾號主持人汪濤）的朋友，香港大學副校長（大學拓展）汪揚教授的文章。汪揚教授是一位杰出的數學家，曾任香港科技大學副校長（大學拓展）兼數學系講座教授。

本文中他將華為韜定律的最底層數學與物理學原理進行了系統的介紹。為了將核心的處理器基本原理讓讀者更直觀地理解，他將其比喻為一個加工零件的黑燈工廠。這個比喻非常有效，我也經常用這個類比讓讀者更容易理解整個計算系統中存儲、延時等對整體計算性能的巨大影響。一般人往往只是關注CPU（或GPU）的性能，但存儲與數據傳輸的時間等因素會對最終系統計算性能有非常大的影響。只是在過去摩爾定律還有效的時候，業界遇到的問題是如何去消化提升過快的芯片計算性能，甚至有意降低軟件的運行效率，使得更高性能的CPU能有需求。只有當摩爾定律接近失效的時候，如何優化過去被忽視那些因素才會進入人們的眼界。汪揚教授在寫這篇文章的過程中與我有過深入的交流，他也與芯片業的眾多專家進行過深入探討。有專家對韜定律表示過一些疑慮，關鍵的瓶頸在于散熱問題，事情的確如此，但也不是沒有解決方法。現在流行的液冷并非新技術，在集成電路計算系統發展的一開始，液冷就廣泛采用過。例如當年的克雷巨型機就采用過液冷技術。后來因摩爾定律非常有效，性能提升太快，液冷反而被放棄了。現在因摩爾定律逐步失敗，液冷又被業界廣泛采用。液冷可以有多種方式：整體系統泡在絕緣冷卻液里；封裝好的計算芯片外液冷；芯片封裝內但硅片表面液冷；芯片內嵌入液冷微通道（韓國KAIST本月剛發布了相關實驗室驗證）。冷卻液距離發熱源越近、越深入，冷卻效果當然就越好。

本文并不是對華為的韜定律進行直接的證明，而是對其技術演進方向的最底層數學及物理學原理進行系統的討論，并指出用邏輯折疊方式縮短數據傳遞時間是必然的方向，平面芯片時代終將落幕。這些原理基礎也可以決定韜定律最終的極限。后續我們會轉發更多相關文章，并且我也會在幾位資深學者討論的基礎上對華為的韜定律進行直接的證明。

以下為正文

超越炒作：科普華為LogicFolding芯片背后殘酷的數學與物理

汪揚（香港大學）

2026年6月

序言

半個多世紀以來，半導體行業始終奉摩爾定律為圭臬：業界鍥而不舍、近乎無止境地縮小晶體管尺寸，在一塊扁平硅片上指數級集成更多晶體管。然而量子物理效應與極致散熱難題，已然給“尺寸微縮”之路踩下剎車，一套全新發展范式正應運而生。受嚴峻地緣政治限制與當代物理客觀規律雙重驅動，華為提出τ（韜）縮放定律，其核心依托名為“邏輯折疊（LogicFolding）”的三維芯片架構的三維芯片架構。本文拋開企業宣傳話術，深入剖析平面圖與三維拓撲圖背后的底層數學原理、信號延遲的電學物理機制，以及芯片的熱力學特性。我們將這套理論體系精妙的推演邏輯，與芯片制造嚴苛的物理限制相對照，進而拋出核心疑問：這究竟是半導體設計真正突破物理瓶頸的可行路徑，還是在地緣困境之下催生的一場頂級營銷造勢？但若要真正讀懂華為此番技術探索的內核，首先需要厘清微處理器的運算底層邏輯。為此，我們可以拋開電子、硅材料這類抽象物理概念，用一個直觀易懂的類比來闡釋：一座規模龐大、全自動化運營的黑燈工廠。

1 同步化的黑燈工廠

還記得查理·卓別林《摩登時代》里極具標志性的流水線嗎？整片廠區內，巨型工業機械的齒輪支配著永不停歇、節奏劃一的機械運轉，畫面令人眼花繚亂。不妨把這套設想放大到極致——規模拓展至難以想象的程度，同時徹底剔除人類帶來的所有不穩定因素，這便是前文所說的黑燈工廠。

它是一座規模龐大、全自動化的純邏輯綜合體，所有工序都遵循極致精密的標準，全程無需照明、不存在人員休憩，運轉過程沒有絲毫停頓遲疑。

這座工廠和我們常見的傳統制造廠本質并無太大區別，只是所有環節都做到了極致優化。工廠只生產一類結構高度復雜的產品，每一秒都要完成海量精密零部件的精準組裝。為承載如此巨大的生產負荷，廠區被劃分為大量高度專業化的獨立車間。每個車間內，大批自動化沖壓機器人協同作業，分別裝配專屬子部件。這些機器人是工廠永不停歇的動力核心，不知疲倦、隨時待命。

但僅完成裝配、靜置在工位上的子部件毫無價值，必須轉運至下一裝配工序。以數碼攝像模組的生產為例：廠區東側的一間車間專門打磨光學玻璃鏡片，西側另一獨立車間則負責數碼圖像傳感器的校準。兩道工序全部完成后，半成品會裝載至自動運輸小車，沿著廠區內部運輸通道高速運送。鏡片與傳感器兩類半成品必須同時抵達中央第三車間，才能整合拼裝為完整模組。協調無數半成品、跨海量車間同步流轉，是一項難度極高的調度難題。倘若裝載鏡片的運輸車先行抵達，而搭載圖像傳感器的車輛在路上延誤，該如何處理？若總裝車間不受統一調度、獨立開工，就會提前抓取鏡片，在缺少傳感器的情況下強行組裝，產出殘缺的不合格成品，并流入下一工序。由此引發的連鎖故障，會直接導致全廠生產線癱瘓。

為避免這種生產混亂，工廠在每一間車間的出入口都設置了剛性管控節點：裝卸緩沖區。這類區域是帶鎖的封閉中轉工位。當運載成品部件的運輸車抵達時，不會直接將工件送入下一道流水線，而是先存放至上鎖緩沖區，工件將在此靜置，直到總調度鐘聲響起，緩沖區門體解鎖，下游車間方可開始作業。整套上鎖緩沖區的調度體系，遵循一條不可更改的核心規則：調度鐘聲機制。這是一套統攝整片廠區的全局節拍器。兩次鐘響的間隔時長，決定整條產線的總生產速度，因此調度負責人會盡可能縮短鐘響間隔，提升產能。但鐘聲并非用于啟動機器人作業，而是管控所有裝卸緩沖區的閘門。每當鐘聲響起，所有鎖閉閘門會同步瞬時開啟，所有半成品同步流入對應車間；鐘聲停歇，閘門立刻鎖閉，真正的加工環節正式啟動：自動化沖壓機器人全速組裝零部件，運輸小車則在內部通道疾馳，務必在下一次鐘響前抵達下一處緩沖區。

若某條機器人產線提前完工，也無法直接向下游輸送工件，只能將部件存入緩沖區等候。為維持全局絕對同步穩定，調度負責人必須恪守鐵律：必須等廠區內所有半成品全部抵達對應緩沖區，鐘聲才能再次敲響。即便九十九個車間均已就緒，只要還有一臺運輸車仍在廠區路途上，整座工廠都必須全線停工等待。

假設你是這座黑燈工廠的管理者：訂單堆積、交付期限嚴苛，競爭對手產能持續追趕。為避免合同流失，你必須大幅提升整體生產效率，該如何實現？

梳理整條生產鏈路后不難發現，總交付耗時由兩大因素決定：機器人加工零部件的作業時長、運輸車在車間之間轉運工件的通行時長。長久以來，最直觀、有效的優化思路始終聚焦機器人端。歷經數十年不間斷的技術迭代，工廠持續迭代升級加工設備：不斷提速機器人運行速率，同時精細平衡負載，防止設備過熱引發廠區事故；更關鍵的是持續縮小機器人物理體積。通過將加工設備微型化，廠區無需擴建，就能容納數量龐大的新增機器人，開辟全新專業車間，支撐復雜度持續提升的產品設計。

這項工程優化取得了空前巨大的成效。歷經多年迭代，機器人工作站性能大幅提升，如今能在極短時間內完成復雜加工工序。

但這份技術優勢，反而催生了二維布局下的空間困局。即便機器人已實現微型化，并行生產需求與產品架構復雜度持續暴漲，車間的數目也隨之增加，工廠車間只能向外擴張，形成一個復雜的的二維廠區。分處廠區兩端的車間，依靠錯綜復雜的長途運輸干道相連。這類通道并非車間內部短距離高速傳送帶，而是橫跨整片廠區、路程漫長、甚至泥濘的外露轉運線路。

如今，這座黑燈工廠正陷入自身發展催生的瓶頸：機器人加工速度已經極快，加工耗時相較于轉運時長幾乎可以忽略不計。零部件在漫長低效的廠區干道上耗費的通行時間，遠超本身的加工時長。整條產線最核心的性能瓶頸，就是跨區域的長距離轉運；在平鋪延展的二維平面布局內，這一調度難題幾乎無解。而這，正是華為試圖依靠τ（韜）縮放定律解決的核心矛盾。

2 從類比模型到硅基芯片實體

現代微處理器，無論從物理層面還是邏輯層面來看，本質就是前文所述的黑燈工廠。這座虛擬巨型廠區面臨的調度困局并非單純類比，而是二十年前直接迫使處理器時鐘頻率指數級增長徹底停滯的真實物理瓶頸。

想要理解二維平面芯片為何撞上物理性能天花板，我們需要將工廠模型中的各個組成單元一一對應到芯片硅基硬件實體：

?沖壓機器人（晶體管）：芯片最基礎的微型電子開關，承擔二進制邏輯運算的核心功能。

?車間（組合邏輯單元）：由一萬至十萬余顆晶體管集成而成的硬件集群，通過數學邏輯互聯，專門執行定點加法、乘法、數據通路調度等特定運算。

?裝卸緩沖區（寄存器）：這類專用存儲單元緊鄰每個邏輯單元的輸出端制造，相當于帶鎖封閉轉運工位，將運算結果穩定暫存，直至全局時鐘觸發。

?調度鐘聲（全局時鐘）：決定芯片基礎運行速率的主振蕩器。一顆4.0吉赫茲處理器，就相當于調度負責人每秒敲響四十億次鐘聲，整座芯片工廠每秒完成四十億次獨立運算步驟。

?運輸干道（全局互連線）：密布整片硅片的超細銅布線網絡，負責將電子信號從一塊邏輯單元跨硅片傳輸至另一塊邏輯單元。

半個多世紀以來，半導體行業始終依托摩爾定律追求處理器提速，核心目標就是讓“調度鐘聲”以極高頻率反復觸發。工程師持續深耕“機器人”也就是晶體管的微縮工藝，將器件尺寸逼近原子量級，不僅大幅加快晶體管開關速度，還能在單顆芯片上集成百億級微型開關，組合搭建數百萬套復雜組合邏輯單元。如今晶體管自身的固有延遲僅為數皮秒；相較于數十年前，晶體管運算耗時在整個時鐘周期中的占比已微乎其微。

如同工廠管理層依靠提速沖壓機器人、優化車間產能來提升總產量，半導體工程師花費數十年優化晶體管開關速率、提升組合邏輯單元本地運算效率。這種對局部運算速度的極致追求至關重要，支撐我們不斷研發復雜度更高的處理器。

頗具諷刺的是，這項技術突破反而造就了微處理器的平面布局困局。為滿足芯片算力指數級增長的需求，工程師必須在單塊硅片上集成數百億顆高速晶體管，電路布局只能在扁平二維平面上向外鋪展。由此一來，作為“運輸干道”的全局互連線，雖已細至微米尺度，卻仍要跨越硅片上極長的宏觀距離。除此之外，晶體管尺寸縮小后，同一塊二維硅片可容納的邏輯單元數量暴漲，布線網絡演變為大面積、高度擁堵的迷宮。信號無法沿簡潔高效的直線路徑傳輸，只能迂回繞行、層層跨線，穿梭于密度極高的硅基電路城區。

正如工廠半成品在路上的轉運時長遠超加工時長，現代微處理器也出現了耗時占比反轉：

電信號絕大部分時間都消耗在銅互連線的傳輸過程中。在芯片傳輸壓力最大的關鍵線路上，單純的布線傳輸延遲占總延遲的75% 80%，運算耗時與之相比可以忽略不計。

這種平面鋪展式布局會給處理器整體運行速度帶來致命損耗。全局時鐘必須等待所有信號完整抵達目標單元才能再次觸發，因此處理器的最高運行頻率嚴格由關鍵路徑（Critical Path）決定。需要重點說明的是，關鍵路徑并不單純指物理長度最長的導線，而是累積總延遲最高的傳輸路徑——即邏輯門運算耗時與布線傳輸耗時之和。由于布線RC延遲損耗占據絕對主導，那些拓撲擁堵最嚴重的線路，最終會成為制約整片芯片運算速度的關鍵路徑。

若要從數學層面證明，這種長距離信號傳輸損耗在二維布局中不存在根本解法，我們需要拋開工廠類比，深入分析互連線底層物理規律。

3 處理器信號延遲的物理機理

在半導體物理范疇內，芯片內部信號傳輸耗時早已不是次要工程難題，而是約束處理器算力上限的根本瓶頸。要量化這一極限，工程師會測算一套完整信號鏈路的總耗時：信號輸入邏輯單元、完成運算處理、輸出至下游單元的全過程，也就是電信號實打實“點對點”的傳輸總時長。

全局時鐘必須等待芯片上最慢的一路信號完整送達，才能再次觸發。因此處理器最高運行頻率在數學上被這一最壞傳輸時長牢牢限制。關鍵路徑總延遲最簡表達式如下：

總延遲(ttotal) ≈ 邏輯運算耗時+布線傳輸延遲

前文已經闡明，在當前主流微處理器中，邏輯單元本身的運算耗時遠小于無源布線帶來的傳輸延遲。但該布線延遲的物理規律該如何定量表征？

導線延遲本質源于電路物理阻尼，工程上將該阻尼定義為RC（電阻-電容）延遲，通用符號為希臘字母τ（韜），這也正是華為τ（韜）縮放定律中的核心變量。由于布線傳輸時長與該物理阻尼呈嚴格正比關系，我們直接將其稱作τ延遲。

3.1 RC延遲原理

硅片內的τ延遲該如何直觀理解？芯片中的電信號本質是電子流。我們依舊沿用黑燈工廠類比模型，借助廠區運輸干道直觀解釋τ延遲的物理內涵：4

?電阻(R)：對應道路本身的通行阻礙。道路越長，通行耗時自然越高；若車道極窄，相當于運輸車（電子）被迫擠過狹窄通道，形成通行瓶頸，大幅拖慢傳輸速度。

?電容(C)：由相鄰線路間的耦合干擾產生。芯片布線排布極度密集，一條線路上高速傳輸的電子流，會產生強烈電磁“尾流”，干擾相鄰線路的信號，損耗信號傳輸動能。線路越長、平行布線之間的間距越小，這種耦合干擾帶來的損耗就越嚴重。

布線總延遲τ為電阻與電容二者的乘積：

τ = R × C (1)

R或C任意一項增大，都會拉低芯片整體運行速度。想要看清平面芯片難以化解的性能災難，需要分別推導兩個參數的變化規律。

電阻推導： 導線電阻由材料電阻率ρ（銅等固定金屬材料的本征參數）、導線總長L、導線橫截面積A共同決定。現代芯片布線為近似矩形溝槽結構，設布線寬度為W、高度為H，電阻與橫截面積成反比：

（式中∝代表“正比于”）

電容推導： 芯片微觀尺度下，寄生電容主要由導線側向表面積、布線間隙S決定。結合工廠類比：可將并行行駛的運輸車視作高聳側壁，車隊長度L越長、車廂側壁高度H越高、車道間距S越小，相鄰車流間的電磁尾流耦合效應就越強：

將電阻、電容兩式相乘，得到布線總延遲表達式，該公式揭示了二維硅片架構無法規避的數學災難：

該公式對芯片架構設計有兩點致命約束：第一，延遲隨導線長度呈二次方增長，即復雜度為。若信號繞行距離翻倍，傳輸耗時并非僅提升一倍，而是增至四倍。原因在于導線變長會同步加劇線路電阻與寄生電容雙重損耗。

第二，該公式徹底暴露摩爾定律內在的終極矛盾。工程師轉向更小工藝節點（例如從7nm迭代至5nm）時，局部短線長度L縮短，理論上可以提速。但為實現海量新增晶體管的高密度互聯，布線寬度W、線間間距S必須同步縮小。

S與W位于公式分母，二者縮小會造成延遲急劇攀升。縮短走線帶來的理論提速收益，會被細導線增大的電阻、高密度布線激增的電容損耗完全抵消。

觀察總延遲公式可發現，布線高度H在相乘后被完全約去。這是否意味著布線高度無需納入設計考量？

恰恰相反，布線高度是設計核心約束。若布線高度H過低，導線橫截面積大幅縮減，大電流被迫在極細通道內流通，產生極高電流密度，形成所謂“電子風”。高速電子的沖擊力會直接撞擊、剝離銅金屬原子，這一破壞性現象稱為電遷移。電遷移會在導線內部形成空洞，永久造成芯片失效。因此現代半導體設計必須盡可能拉高布線高度，以犧牲部分電容性能為代價，保障線路長期可靠運行。

3.2 真實芯片中的信號延遲變化規律

我們結合實例具象化說明。選取兩款商用成熟工藝節點作對比：上代14納米工藝（蘋果A10芯片采用，集成33億顆晶體管）與新一代5納米工藝（蘋果A14芯片采用，集成118億顆晶體管）。

A14芯片能夠多容納85億顆晶體管，完全依托于工藝從14納米微縮至5納米帶來的尺寸縮減。

不過我們不對比兩套完全獨立的架構，而是采用更有說服力的推演方式：拿完全相同的14納米版圖方案（晶體管數量、邏輯布局均保持不變），僅依照5納米工藝的設計規則進行尺寸縮放。

行業中將該流程稱為芯片“工藝移植”。對應前文的類比模型，這相當于把整座黑燈工廠的工程圖紙按比例大幅縮小復印。

芯片版圖整體尺寸由最小金屬間距決定，該參數指相鄰兩條銅布線中心線之間允許的最小距離。14納米節點的最小金屬間距為52納米，5納米節點縮減至28納米，線性縮放系數計算如下：

整片廠區的邊長縮小為原先的1/1.86，總面積則縮減至原來的≈ 3.45分之一。由于邏輯架構版圖完全不變，不僅平均走線長度同步縮小，版圖中每一條布線的長度L都會按該系數同比例縮放：

僅通過將設計移植至5納米工藝，所有信號傳輸的物理路徑長度幾乎減半。

但布線本身的規格會發生怎樣的變化？我們代入晶圓廠給出的兩款工藝實際布線尺寸參數：

?14納米工藝：布線寬度W = 24納米，布線高度H = 48納米，布線間隙S = 28納米。

?5納米工藝：布線寬度W = 14納米，布線高度H = 42納米，布線間隙S = 14納米。

結合公式，對比5納米與14納米節點的延遲比值，計算真實場景下的τ縮放比例：

該計算結果對非業內人士而言極具沖擊性：即便暫不考慮更復雜的量子效應，將14納米設計移植至5納米后，信號延遲τ幾乎沒有任何改善。誠然，物理傳輸距離L大幅縮短，顯著削弱了L2項帶來的延遲損耗；但布線寬度W急劇收窄、布線間隙S直接減半，線路電阻與電磁耦合損耗大幅飆升，徹底抵消了走線縮短帶來的提速優勢。

反之，若把復雜度極高的5納米A14芯片版圖反向移植至14納米工藝規則，布線延遲同樣不會出現明顯上升。

需要明確一點：微處理器內部并非采用統一規格的金屬布線。現代芯片會搭建最高達15 層的垂直金屬堆疊布線結構。底層金屬層相當于城市支路，走線極細、電阻很高；頂層金屬層則是全局高速主干道，工藝上做得更厚、更寬，以此降低傳輸電阻。但頂層主干道存在明顯局限：

這類金屬線寬幅更大，且大部分通道會被芯片供電網絡占用，從數學層面看，可用于信號傳輸的通道數量十分有限。上層金屬通道根本不足以承載全部長距離數據傳輸需求。芯片內部邏輯單元互聯規模極其龐大，海量關鍵數據信號只能被迫在更細、擁堵嚴重的中間金屬層長途傳輸，而RC延遲帶來的性能損耗規律，在這些中間布線層中完全生效、無法規避。

由此引出一個核心問題：既然縮小芯片尺寸無法加快信號傳輸速度，各大半導體企業為何仍投入數百億資金持續推進晶體管微縮？

答案在于：功耗。

3.3 更小晶體管帶來的功耗優勢

我們可以將晶體管想象成一扇反復開合、供信號通行的閘門。體積更小、質量更輕的閘門，僅需極小作用力就能快速啟閉。與之同理，尺寸更小的晶體管本征電容更低，開關速度更快，高頻工作所需的供電電壓也更低。

晶體管每次在導通、關斷兩種狀態間切換時，都會產生一類有源功耗，稱為動態功耗(Dynamic Power)。沿用前文類比模型：閘門開合次數越多、啟閉速度越快，消耗的電能就越大。

由此得到半導體功耗的核心定律，動態功耗P與供電電壓V呈二次方關系，對應公式如下：

式中α（阿爾法）為活動因子（任意時刻發生開關動作的晶體管平均占比，現代芯片通常為10%至15%）；C為電容；f為全局時鐘頻率（即調度鐘聲的敲擊速率，常見為4至5吉赫茲，每秒40億至50億次）。工藝從14納米迭代至5納米時，晶體管這道“閘門”變得更小更輕便，開關所需工作電壓從約0.8伏降至0.65伏。由于公式中電壓項取平方，再疊加局部電容小幅下降6%，在相同時鐘頻率下，芯片整體功耗可降低30%至40%。這也是智能手機每更新一代，續航能力都有所提升的根本原因。

需要說明的是，盡管動態功耗是芯片運算過程中的主要功耗來源，但架構設計師同時還必須應對漏功耗(Leakage Power)—— 即晶體管處于閑置狀態時仍然會被動泄漏的電流損耗。先進5 納米工藝依托高度優化的晶體管結構，能夠有效抑制漏電問題，而傳統14 納米工藝的靜態漏電占比顯著更高。所幸的是，降低供電電壓（V）同樣會以指數級幅度減小漏電流。因此，降壓控制是成熟工藝節點壓制整體熱功耗、控制整機功耗預算的核心手段，也是無法替代的關鍵方案。

為直觀展現該定律反向推演的嚴峻后果，我們做一組極限思想實驗：取英偉達H200人工智能處理器完整架構版圖——該芯片原生采用先進4/5納米工藝，集成超800億顆晶體管——將整套設計等比例放大至14納米工藝規則。這款假想芯片的邏輯架構與H200完全一致，僅物理尺寸大幅膨脹。若將其通電運行，會出現怎樣的結果？

若沿用H200原生5納米工藝的0.7伏電壓，14納米大尺寸晶體管雖可勉強導通，但因其體積笨重，開關速度會極度遲緩，甚至超越布線傳輸延遲，成為全新性能瓶頸，最終這款AI芯片運行速率會嚴重卡頓。想要驅動這類大尺寸晶體管達到當下主流高頻水準，14納米工藝的物理特性要求必須將供電電壓提升至1.2伏。

結合動態功耗公式計算：電壓從0.7伏升至1.2伏，平方項帶來功耗暴漲；同時布線尺寸增大也會小幅提升整體電容C，綜合作用下總功耗近乎翻至原先四倍。原版H200本身功耗已高達700瓦，放大至14納米后功耗將飆升至3000瓦左右。若是手機芯片，如此巨大的發熱會瞬間熔毀內部布線；放在服務器機房，單顆3000瓦芯片需要配套昂貴的專業液冷設備才能控溫，電力成本更是難以承受。

對華為而言，單純依靠傳統工藝微縮顯然不是長久解法，為此業界需要一套全新優化路徑，邏輯折疊（LogicFolding）架構便應運而生。

4 華為邏輯折疊架構：突破平面布局桎梏

前文已經闡明，關鍵路徑——也就是信號必須走完的最長傳輸通路——是限制處理器運行速度的終極瓶頸。在傳統二維平面布局中，信號傳輸的最壞路徑就是芯片裸片的對角線。

假設我們將N顆晶體管排布在一塊平面正方形區域內，單顆晶體管占用面積邊長為a，則芯片總面積為，這塊正方形版圖的邊長與成正比。

想要在不引發芯片過熱的前提下提升運算速度，最核心的手段就是縮短關鍵路徑長度。由此會產生一個很直觀的疑問：為何不重新調整電路布局？回到黑燈工廠類比模型中，若A車間需要持續向B車間輸送半成品，為何不直接把兩座車間毗鄰修建？只要存在先后運算依賴關系的邏輯單元在物理位置上就近排布，理論上就能極大縮短信號傳輸耗時，避免信號橫穿整片芯片城區。

4.1 二維布線在數學層面的不可行性

在分析微處理器錯綜復雜的布線網絡前，我們先做一組簡單的實驗。取紙筆，在紙上畫出五個點，再用線條將任意兩點全部連通，同時遵守一條硬性規則：所有線條不得相交。

換一種實驗方式：在紙面一側畫出三座“車間”，另一側畫出三座“物料倉庫”，再為每一座車間分別修建道路連通全部倉庫，同樣要求道路彼此不能交叉。

只要動手嘗試片刻，便能明顯感受到其中的無解之處：無論反復擦除重畫、或是沿著紙的邊緣繞線，最終總會至少有一條通路必須跨越另一條線路。

這并非繪圖手法存在局限，而是圖論中的一條基礎定理——庫拉托夫斯基定理。該定理從數學上證明：五節點完全連通網絡（K5完全圖）、三對三分部二分網絡（K3,3完全二分圖），無法在平整二維平面內實現無交叉布線。我們再把這個無解的布線難題，放大到黑燈工廠的真實工況中理解。

現代微處理器的布線設計遵循倫特定律，這是一條由工程總結得出的經驗規律：工程師在單個邏輯單元內集成更多晶體管以提升算力時，該單元對外收發數據所需的外部布線數量會急劇暴漲。芯片架構師面對的不再是僅連接五個簡單節點的簡易圖形，而是要為數百億微型開關完成布線，這些開關交織形成數百萬個高度依賴互聯的邏輯單元。

根據庫拉托夫斯基定理，想要在整片硅基城區內完全規避布線交叉，在數學上根本無法實現。布線交叉會引發毀滅性電路短路，因此信號只能依靠垂直導通孔（相當于立體跨線天橋）、或是沿著橫縱規整網格迂回漫長繞行。最終，布線設計無法規避長度等同于芯片整片對角線的信號最壞傳輸路徑；這段迂回曲折的物理傳輸距離由硅片城區的整體尺寸決定，而城區尺度正比于片內晶體管總數的平方根。

4.2 三維架構：突破瓶頸的全新路徑

既然我們無法重新排布二維版圖，該如何從根本上縮短信號最長傳輸通路？

華為邏輯折疊架構給出了一套顛覆性幾何解法：舍棄平鋪式城區布局，搭建三維立體樓宇。

引入垂直維度后，整體版圖結構徹底改寫。運輸小車無需橫穿數英里廠區，只需搭乘垂直“電

梯”（硅基垂直導通孔）直達上層對應邏輯層。

這種維度轉換帶來的數學優化效果極為顯著。若將N顆尺寸為a的晶體管收納于三維立方體，而非平面正方形區域，芯片總體積為，處理器單邊長則與晶體管總數的立方根成正比：

現代處理器的晶體管規模普遍達數百億顆。關鍵路徑長度從量級降至量級，帶來的縮減幅度十分可觀。華為通過將邏輯單元立體堆疊折疊，構建真正的三維空間架構，從數學層面破除了延遲災難，為平面布局困局提供了可行的物理突破方案。

4.3 思想實驗：三維堆疊版H200芯片

為直觀體現三維幾何架構帶來的巨大性能優勢，我們再次以英偉達H200核心邏輯裸片為例。通過代入實際尺寸參數，對比三種方案下信號最長直傳輸路徑（對角線關鍵路徑）：原生5納米二維芯片、平面14納米復刻芯片、采用邏輯折疊架構的14納米三維復刻芯片。

方案一：原生H200（5納米二維平面）真實H200芯片集成800億顆晶體管，裸片總面積約814平方毫米。為簡化計算，假設版圖為正方形，其邊長計算如下：

這款先進芯片中，電子信號最長直線傳輸路徑為正方形對角線，長度約40毫米。

方案二：邏輯折疊復刻芯片（14納米三維堆疊）

若采用成熟14納米工藝制作完全相同的800億顆晶體管，根據前文計算，所需版圖面積將擴大3.45倍，達到2808平方毫米。若平鋪為二維平面，芯片邊長將達到53毫米。這一尺寸會直接觸碰一道無法逾越的制造硬約束：光刻掩模版尺寸上限。現有光刻機單次曝光所能成型的單片完整芯片，尺寸上限約26毫米乘33毫米，因此平面14納米復刻方案在工藝上完全無法實現。

為突破該物理限制，我們引入華為三維架構。不再將2808平方毫米的電路平鋪展開，而是把版圖分割為多層，沿垂直方向堆疊，構建各邊等長的標準三維立方體。

現有三維封裝工藝中，減薄硅片層搭配垂直鍵合界面的總厚度約50微米（0.05毫米）。我們構建邊長D與堆疊總高度相等的立方體，將總面積分攤至各層形成立體體積，求解立方體邊長可得：

D ≈ 5.2 毫米

該幾何思想實驗得出的結論極具顛覆性：將14納米晶體管通過邏輯折疊集成立方體后，芯片邊長從工藝無法實現的53毫米驟降至僅5.2毫米。

更關鍵的是，這款14納米三維立方體芯片的最大對角線傳輸距離不足9毫米。這意味著14納米三維芯片的瓶頸關鍵路徑，反而遠短于最先進5納米二維芯片40毫米的關鍵路徑。在此基礎上，物理層面還存在另一重顯著增益。根據前文RC延遲公式，14納米工藝布線寬度更大、線間間距更寬松，遠優于尺寸極致縮小的5納米布線。這讓14納米三維芯片具備雙重傳輸效率優勢：不僅信號傳輸總長L被大幅壓縮至二維方案的零頭，同時信號在更寬闊、阻礙更小的傳輸通道中行進，電磁耦合損耗顯著降低。

代入公式計算整體傳輸損耗后可得出，這款14納米三維芯片的布線延遲僅為5納米二維芯片的1%左右。這套幾何維度優化方案，正是華為的核心技術邏輯：依靠大幅縮短布線傳輸距離，抵消晶體管開關速度相對落后的短板，即便無法使用極紫外光刻設備，也能在全球算力競爭中保持競爭力。

4.4 準三維架構的現實形態：k層立體堆疊體系

理想的立方體在數學層面十分簡潔優美，但半導體制造存在難以回避的現實約束——核心是散熱問題，以及微型垂直互聯結構極高的對位工藝難度，工程師無法實現數百層邏輯電路堆疊。在工程落地中，現有方案普遍采用“受限三維”或2.5D架構。回到黑燈工廠類比模型：

我們無法建造樓層無限延伸的摩天大樓，熱力學特性與立體結構物理約束，將堆疊層數限制為有限值k。

即便這種存在層數上限的準三維架構，依舊能帶來巨大性能增益。將N顆晶體管均勻分攤至k個堆疊層，單層電路占用版圖面積縮減至N/k。單層芯片內最長水平布線長度滿足如下比例關系：

僅將邏輯電路分為兩層或四層堆疊（k = 2、4），整條最長關鍵路徑的長度會直接縮減至原先的。

除此之外，多層堆疊也是擺脫前文拓撲布線困局的最優解法。在純二維平面中，倫特定律結合庫拉托夫斯基定理共同決定：互聯密集的邏輯單元必然產生大量布線擁堵，信號只能被迫大幅繞路。新增垂直堆疊層后，電路架構徹底擺脫平面束縛。交互頻繁的邏輯單元可直接上下層對齊堆疊，借助硅通孔（TSV，芯片內部微型高速貨運電梯）沿Z軸垂直傳輸信號，完全繞開擁堵的二維布線網格。由此，信號實際傳輸距離能夠貼近理論最優值，不會因平面布線擁堵被迫額外拉長路徑。

4.5 BHH悖論與三維架構的熱力學特性

由此引出一組極具研究價值的幾何悖論，同時也是華為邏輯折疊方案在熱力學層面的核心優勢邏輯。

前文已通過數學推導證明，立體堆疊能大幅縮短單根最長布線（關鍵路徑）。但芯片內部全部布線的總長度會發生怎樣的變化？

圖論中的比爾德伍德–霍爾頓–哈默斯利（BHH）定理專門描述網絡連通路徑的總長度規律。

將該定理應用于處理器架構分析，會得出反直覺結論：芯片三維堆疊并不能顯著降低所有布線累加后的總長度。雖然那些橫穿整片芯片、長度驚人的超長布線被徹底消除，但相鄰邏輯單元之間海量的短距離本地布線依然大量存在。

既然布線總長度沒有明顯縮減，芯片整體總電容C也基本維持不變。

回看動態功耗公式，讀者很容易產生一個推論：受BHH定理約束，總電容無法下降，三維堆疊也就無法降低功耗。

而關鍵路徑的核心價值，恰好體現在此處。

處理器的時鐘頻率f僅由單根最長布線約束，消除這一瓶頸后，芯片架構師將獲得充足的時序余量。三維邏輯堆疊的功耗優勢，并非來自布線總電容的大幅削減，而是依托縮短關鍵路徑的能力，在穩定滿足目標時鐘頻率的前提下大幅降低供電電壓V。功耗公式中電壓項取平方，電壓下降帶來的功耗指數級縮減，完全抵消了BHH定理帶來的總電容損耗。

華為的邏輯折疊架構并非試圖推翻BHH定理，而是繞開其限制，借助關鍵路徑的幾何優化調控整片硅基芯片的熱力學功耗特性。

4.6 三維架構的致命短板：熱密度壁壘

行文至此，我們需要正視一個關鍵現實問題：既然將邏輯單元立體折疊能夠從數學層面解決RC延遲、大幅縮短關鍵路徑，為何全球其他半導體企業沒有早早落地這套方案？

真相在于，多層邏輯垂直堆疊并非全新理論概念，學術界與產業研發團隊已對該方向探索十余年。這項技術遲遲未能大規模用于主處理器核心，根源只有一個難以逾越的硬性瓶頸——散熱。

傳統二維平面芯片可將整片硅片背面直接貼合大型銅質散熱片或液冷散熱模塊，晶體管產生的熱量能夠向上高效散出。可一旦把黑燈工廠改造為三維立體摩天樓宇，幾何結構反而會帶來散熱劣勢：堆疊結構中間的邏輯層上下均被硅層包裹，如同被封閉在微型烤箱之中。

盡管邏輯折疊架構依靠降低供電電壓V削減芯片整體動態功耗，但邏輯單元高密度堆疊會讓功率密度（每立方毫米產生的熱量）急劇飆升。現有常規散熱方案僅能從芯片封裝的頂面與底面高效導出熱量。

若內層邏輯產生的熱量無法向外疏導，積聚的熱能會直接造成晶體管損毀；芯片也會被迫大幅降頻以防止過熱熔毀，而這種保護性限速機制，會直接抹除邏輯折疊架構通過縮短關鍵路徑換來的全部時序性能余量。

正因如此，全球半導體業界對華為的這項技術發布始終抱有質疑。在諸多行業資深從業者看來，邏輯折疊并非底層物理原理的突破，更像是一項回避三維堆疊散熱困境的概念宣傳。想要徹底打消行業疑慮、真正落地三維架構，華為必須攻克前沿的極致散熱技術。

無獨有偶，就在本月（2026 年6 月），韓國科學技術院（KAIST）公布了一項顛覆性研究成果，可將液冷歧管直接嵌入硅片內部，足以應對三維堆疊帶來的超高熱密度工況。這意味著，破解三維架構散熱瓶頸的關鍵技術，或許比業界預想來得更快。

量產穩定、高性能的k層邏輯堆疊立方體，依舊是難度極高的工程物理難題。半導體行業的歷史證明，賭華為的失敗，從來都不是明智之舉。邏輯折疊已經給出脫離二維平面桎梏的完善數學架構方案，最終的大考，落在熱設計工程師身上——他們必須保證這座芯片“立體摩天大樓”能夠穩定上電、持續運行。

5 欺騙時鐘：二維變通方案的高昂代價

在斷言二維芯片技術走向末路之前，我們必須客觀認可：業界憑借極具巧思的工程優化，讓平面芯片延續了二十年生命力。過去二十年間，芯片架構師并未被動受制于布線延遲τ，而是設計出兩套高度復雜的時序折中方案，以此適配全局時鐘：流水線分段、異步分區架構。

但下文將闡明，這兩種優化手段各自催生了難以根治的性能瓶頸，也進一步印證：華為三維堆疊架構早已不是錦上添花的備選方案，而是行業發展的必然需求。

5.1 流水線分段：中途中轉緩沖區

沿用黑燈工廠類比：廠區內某條運輸干道過長，運輸車無法在兩次調度鐘聲的間隔內走完全程。若調度負責人不愿降低鐘響頻率（否則會直接削減處理器主頻），僅有一種物理可行方案：將長干道切分為多段短通路。

在芯片設計中，該技術稱為流水線分段（Pipelining）。工程師將超長布線截斷，并在通路中段增設寄存器（裝卸緩沖區）。如此一來，運輸車只需行駛一小段路程，抵達中途中轉區后停下等候下一次鐘響；鐘聲再次觸發時，再走完剩余路程。

這套精巧的設計能夠維持全局時鐘穩定運行在4、5吉赫茲高頻，但人為彌補物理約束，需要付出沉重代價：

?延遲損耗：原本單次完成的運算被拆分至多個時鐘周期執行，單組數據完整走完運算通路需要等待多次鐘響。若處理器流水線級數過深（部分現代架構達到15至20級），整體運算延遲會嚴重阻塞整條產線。

?面積與功耗損耗：寄存器并非虛擬標記，而是由數十顆晶體管構成的實體電路。針對64位寬數據通路做流水線分段時，需要在芯片中段增設數百處中轉緩沖區，大幅占用版圖面積。更關鍵的是，所有中途寄存器均需接入全局時鐘網絡；每秒數十億次驅動海量閑置寄存器閘門開合，會產生巨額動態功耗。在高性能二維芯片中，僅時鐘分配網絡的功耗就占處理器總功耗的30%至40%。

5.2 兆赫茲迷思：英特爾與AMD的架構大戰

想要直觀理解超深流水線帶來的嚴苛物理損耗，我們只需回顧半導體史上最經典的架構之爭：21世紀初英特爾與AMD的處理器大戰。

英特爾一心搶占營銷制高點，追求業界最高時鐘頻率f，為此推出奔騰4 NetBurst架構。其核心策略是將流水線推向極致深度：把處理器內部數據通路拆分為多達31級流水段。由于每一處“中轉緩沖區”之間的走線距離極短，單段傳輸耗時被壓至極低，英特爾借此將全局時鐘頻率拉高至驚人的3.8吉赫茲。

但這套設計徹底撞上了黑燈工廠模型對應的物理極限。

第一重代價是延遲損耗。處理器高度依賴分支預測技術——提前預判程序分支走向，保證運算單元持續滿載。一旦奔騰4的分支預測出現失誤，整條31級流水線內所有未完成指令必須全部清空、重新裝填，由此引發的流水線停滯損耗極為嚴重，整片運算產線近乎完全停擺。

第二重、也是更致命的代價來自熱力學損耗。驅動31級超深流水線的時鐘網絡以接近4吉赫茲的高頻運行，動態功耗（正比于V2 f）呈爆炸式增長。奔騰4運行發熱量極高，直接觸達業內所稱的熱墻，迫使英特爾放棄沖擊10吉赫茲主頻的研發計劃。

與此同時，AMD推出了截然相反的Athlon 64架構，上演芯片史上極具戲劇性的技術對決。AMD沒有把數據通路切分為細碎的短段，而是采用僅約12級的淺流水線。沿用工廠類比：

AMD僅設置少量中途轉運點，信號在兩處緩沖區之間需要走完更長的物理走線。受長距離布線約束，AMD只能將調度鐘聲頻率控制在2.0至2.4吉赫茲。

從市場宣傳層面看，這套方案初期讓AMD陷入巨大劣勢。英特爾巧妙拿吉赫茲主頻作為營銷武器，向全球消費者灌輸“主頻高低等同于算力強弱”的單一評判標準。普通用戶只看時鐘數字，會認為英特爾3.8吉赫茲產品性能碾壓對手。AMD零售市場份額持續暴跌，最終只能徹底放棄以主頻為核心宣傳點，轉而向消費者科普“單位時鐘有效運算量”這一核心概念。

但物理規律不會被營銷話術左右。

英特爾超深流水線芯片一旦發生分支預測錯誤，清空、重建長達31級的流水線會產生巨額延遲。除此之外，為維持3.8吉赫茲高頻運行，芯片必須加載極高供電電壓，奔騰4的發熱量突破臺式機常規散熱方案的承載上限。

最終市場實測徹底印證AMD架構的優越性。淺流水線架構在分支預測出錯時產生的延遲損耗遠更小，每一時鐘周期能夠完成的有效運算量（指標名為每時鐘周期指令數，IPC）顯著更高。AMD低頻Athlon 64在各類實際應用場景中全面壓制英特爾高溫高頻的奔騰4，同時功耗僅為后者零頭。

這次慘敗讓行業徹底摒棄了單純追逐主頻的發展路線。更重要的是，它證明營銷包裝無法掩蓋硬件架構與生俱來的物理瓶頸。諸多行業研究者將這段過度追逐主頻的技術冒進史，視作英特爾此后多年發展放緩、逐步走下坡路的開端。

5.3 GALS架構的幻象與排隊論悖論

在傳統同步芯片中，邏輯門的活動因子α整體數值極低，通常僅維持在0.10至0.15區間。這意味著任意一個時鐘周期內，85%至90%的運算邏輯單元都處于閑置狀態。運算速度更快的邏輯單元提前完成任務后，只能原地等候全局調度鐘聲觸發，才能將數據交付下游單元。

對處理器架構設計者而言，這種資源閑置帶來極大效率損耗。倘若能夠放開約束，讓高速邏輯單元處理完成后立刻向下游傳遞數據，便無需拉高全局時鐘頻率f、也不用提升系統供電電壓V，就能大幅提升芯片整體算力。這正是全局異步局部同步（GALS）架構的理論優勢。該架構取消統一全局時鐘，將芯片改造為數據驅動網絡，各區域邏輯單元僅受自身物理速度限制、獨立運行。

但這種試圖單獨提速局部運算單元的方案，會撞上排隊論推導得出的嚴苛數學邊界。

復雜排隊網絡中存在一種反直覺、且已通過數學嚴格證明的現象（經典模型如陸-庫馬爾網絡、雷布科-斯托利亞爾網絡均可驗證）：一套原本運行穩定的系統，若人為單獨抬高某一組服務節點的處理速度，反而會造成整套網絡徹底失穩、陷入災難性擁堵。

套入黑燈工廠類比，這種系統失穩體現為全域交通徹底癱瘓。假設某座高速車間能瞬間完成運算，并持續向布線網絡推送大量數據；下游車間處理速度更慢，高速車間的數據會瞬間填滿芯片通路處有限的先進先出（FIFO）緩存隊列。

進而觸發致命的連鎖阻塞效應——反壓效應。高速車間的緩存被數據填滿后，自身運算流程直接停滯，即隊頭阻塞。更嚴重的是，通路緩存被高速車間的數據占滿后，其他低速、高優先級邏輯單元的關鍵數據無法進入傳輸通道，整片芯片出現算力空轉。僅放開單一局部單元全速運行，反而人為造成全芯片范圍的數據擁堵。

排隊論給出穩定互聯復雜網絡的核心約束：不能放任高速節點無限制運行，必須對所有運算單元統一限速。

這正是全局時鐘不可替代的底層數學作用。調度鐘聲不只是統一節拍器，更是全域統一限速機制。它主動限制性能最強、運算最快的邏輯單元，強制所有模塊統一跟隨芯片內最慢單元的時序運行。GALS架構試圖掙脫這層物理約束、抬高活動因子，卻只是把時鐘帶來的可預測閑置損耗，替換為無統一限速下、非線性、不可控的隊列擁堵問題。

6 結論：平面芯片時代的黃昏

半個世紀以來，半導體行業始終遵循摩爾定律鋪就一條看似簡單清晰的發展路徑：縮小晶體管尺寸、降低制造成本、持續提升時鐘頻率。但正如前文所述，物理規律終將形成硬性約束。

當晶體管尺寸縮減至數個原子的尺度，互聯金屬布線變得極細，信號傳輸路徑卻大幅拉長。處理器曾經受限于晶體管柵極的開關速度，如今則完全被內部傳輸通路的布線延遲τ所桎梏。

黑燈工廠模型所代表的二維平面架構，已經走到性能極限。倫特定律與庫拉托夫斯基定理從數學層面證明，二維布線拓撲必然產生冗長的跨芯片傳輸路徑。業界也曾嘗試通過幾何層面的折中手段規避該約束：先是極致深度流水線方案，最終釀成“兆赫茲迷思”中嚴重的散熱失效問題；而后拆分全局時鐘、引入異步分區架構，卻又陷入排隊論揭示的全域數據擁堵困局。

在此行業背景下，華為三維邏輯折疊架構絕非簡單的封裝優化手段，而是通過重構幾何維度、從底層改變芯片熱力學特性的深度創新。受地緣條件限制，華為無法獲取制造3、5納米超高能效晶體管所需的極紫外光刻設備，因此依托第三維度，從數學層面大幅壓縮處理器關鍵路徑長度。將芯片從二維平面正方形重構為三維立方體后，信號最大傳輸距離隨晶體管總數的立方根縮放，而非二維架構的平方根，徹底消除橫穿整片芯片的超長傳輸通路。

這套架構帶來充裕時序余量，工程師得以在成熟的14、7納米工藝節點大幅下調供電電壓。降低電壓可同時以指數級削減動態功耗與漏功耗，恰好彌補成熟工藝靜態漏電突出的短板。這一幾何層面的優化手段從根源緩解芯片過熱問題，即便面臨嚴苛的外部技術限制，華為依舊能在全球算力賽道保持強勁競爭力。

盡管邏輯折疊架構極具創新性，但它只是過渡方案，而非行業發展的終極形態。從二維轉向三維堆疊，仍需攻克一系列全新物理難題，包括多層金屬堆疊帶來的布線擁塞、多層邏輯垂直堆疊衍生的嚴峻熱密度陷阱。目前全行業都在全力攻關特種液冷散熱技術，以求解決這類芯片“立體樓宇”的散熱難題。有一點可以確定：當海外競品企業未來同時結合三維封裝的幾何優勢與5納米以下先進制程晶體管的天然能效優勢后，將構筑成熟工藝節點難以逾越的性能壁壘。

最終，我們回到文章開篇提出的核心問題：邏輯折疊究竟是真正突破物理桎梏的可行路徑，還是在地緣技術封鎖背景下催生的精妙營銷敘事？拋開主觀立場、立足數理物理客觀推導得出的答案是，二者客觀并存。華為將一套具備深厚物理支撐的架構創新，整合為清晰完整的企業技術敘事。但產業歷史反復證明，劃時代的技術突破往往誕生于嚴苛的外部約束之下。當摩爾定律尺度收縮與極紫外光刻兩條捷徑雙雙受阻，華為只能在其他廠商安于現狀的架構領域大膽創新。

因此，本文整套推演揭示的內涵，早已超越單一企業的技術得失。半導體設計行業正式邁入后摩爾時代。未來人工智能革命及下一代算力系統實現算力跨越式突破的核心載體，將不再依靠在平面硅片上一味縮小晶體管尺寸的粗放迭代，而是源于精巧的架構幾何重構、先進熱力學調控思路，以及敢于搭建芯片立體堆疊“摩天樓宇”的創新魄力。

拋開地緣競爭的隔閡，全球科研領域都有理由期待華為順利攻克芯片熱墻。一旦實現，這不單是一家企業的里程碑，更將永久拓寬人類計算硬件的性能邊界。平面芯片時代已步入落幕黃昏，三維硅基計算的曙光已然顯現。

本文2026年6月29日發表于微信公眾號 純科學 （），風云之聲獲授權轉載。

■ 作者簡介

汪濤

獨立學者，《純電動一統天下》一書作者。曾任中興通訊國際市場副總經理，數碼視訊國際市場總經理、全球投資總裁等職。

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