英特爾18A-P淺析：性能和散熱更猛，18A真正的完全體

在近期結束的2026年VLSI國際研討會上，英特爾代工Intel Foundry正式披露了全新的Intel 18A-P節點，并宣布進入風險試產（Risk Production）階段，量產時間表符合此前向客戶承諾的路線圖，也暗示著位于鳳凰城的Fab 52良品率符合預期，英特爾的翻身速度已經馬力全開。

鑒于Intel 18A是英特爾首個同時集成RibbonFET與背面供電PowerVia的節點，2025年隨Panther Lake首發時，更多承擔著內部產品驗證和工藝首秀的角色。但Intel Foundry的終極目標是成為與臺積電、三星并列的開放代工廠，這要求18A平臺不僅能用，還要好用、穩定、可預期，如果便宜大碗自然更好，Intel 18A-P正是在這一背景下誕生。

Intel 18A-P作為18A的性能增強成熟版（Performance-enhanced Maturation Variant），在保持設計規則完全兼容的前提下，通過Power Boost晶體管、更精細的Vt分級、30%的工藝偏斜角收緊等措施，將參數良率和性能一致性提升到外部客戶可大規模采納的水平。風險試產的啟動，標志著Intel Foundry向微軟、AWS等外部客戶交付18A產能時，具備更強競爭力的可選項。

那么Intel 18A-P究竟有什么樣的競爭力，它究竟厲害在什么地方？這里我們不妨花點時間做一點簡單的了解。

一場與臺積電N2的正面交鋒

英特爾內部產品路線圖對18A-P的需求極為迫切。2026年量產的Clearwater Forest，即至強Xeon 6+已基于基礎18A，但2027年推出的Diamond Rapids需要更激進的規格，包括核心數提升50%、支持PCIe Gen 6、實現雙倍內存帶寬。這些目標在基礎18A上難以兼顧功耗與性能，必須依賴18A-P帶來的9%同功耗性能提升和18%同性能功耗降低，才能在數據中心市場與AMD、ARM方案競爭。

18A-P也意味著英特爾提前跨入了2nm制程的決戰窗口，臺積電N2已于2025年底量產，N2P性能增強版預計2026下半年進入風險生產。Intel 18A與臺積電N2在晶體管密度和功耗表現上處于同一梯隊，但臺積電的工藝成熟度信譽和代工生態仍是巨大優勢。

因此18A-P需要在時間上對臺積電N2P進行回應。它通過熱阻降低20%-40%、過孔電阻降低10%-30%、導熱系數提升50%等系統性優化，直接回應了GAA晶體管功率密度高、散熱難的行業痛點，試圖在2027年量產節點上證明，Intel 18A平臺不僅追上了2nm競賽，18A-P在性能和散熱效率上還有獨特優勢。

跟隨著RibbonFET和PowerVia是革命性的技術，但也伴隨著量產磨合。18A在2025年跟著Panther Lake首發時，業界普遍關注其良率和熱管理表現，即GAA結構雖然靜電控制優異，但功率密度顯著高于FinFET，對芯片散熱和互連提出更嚴苛要求。

18A-P的改進清單幾乎完全針對這些量產痛點，Power Boost晶體管在不增加電容的前提下提升驅動電流；背面供電網絡的動態壓降已較FinFET時代改善10倍，而18A-P進一步通過互連優化降低過孔電阻；熱管理方面，導熱系數提升50%直接緩解了GAA的熱瓶頸。因此18A-P也可以認為是英特爾在真實量產數據反饋后，對18A平臺進行的系統性調優。

而對于潛在客戶而言，僅追求芯片密度是遠遠不夠的。特別是AI加速器需要在高頻下的能效比和大規模芯片的散熱能力。基礎18A的功耗表現對這類客戶可能仍存疑慮，而18A-P 的18%功耗降低和20%-40%熱阻改善，恰好擊中了AI芯片在數據中心部署時的總擁有成本TCO痛點。

18A的完全體

Intel 18A-P與18A共享相同的核心幾何參數，接觸柵極間距（Contacted Poly Pitch，CPP）為 50nm，提供兩種標準單元高度（Cell Height），包括180nm的高性能HP庫和160nm的高密度HD庫。這意味著它在物理微縮層面沒有進一步收縮，而是通過對晶體管、互連、熱管理和設計技術協同優化DTCO的系統性改進，釋放18A平臺的潛在性能。

這套升級關鍵優勢在于設計規則完全兼容。基于18A設計的芯片可直接移植到18A-P，復用現有IP和設計流程。當然，如果要充分榨取9%性能或18%功耗紅利，則需針對新增晶體管選項重新優化關鍵路徑。

接觸柵極間距CPP代表著晶體管控制單元之間的空隙，數字越小，晶體管在橫向上排得越密，芯片面積就能做得越小。如果進一步拆分晶體管控制單元，則由柵極（Gate）和接觸孔（Contact）組成，柵極（Gate）負責控制電流開關，接觸孔（Contact）是連接晶體管與上層金屬走線便捷通道。

50nm的CPP意味著，在芯片表面水平方向上，每隔50nm就可以放置一個晶體管控制單元，這個距離從去年的Panther Lake的18A工藝至今保持不變，與臺積電N2保持在同一水平，是2nm工藝的典型指標。

而現代數字芯片也并不是簡單的晶體管2D排列，通過使用標準單元（Standard Cell）不停堆疊，從而獲得不同的基礎模塊，這與前段時間被熱議的韜定律類似，也是整個行業的發展趨勢之一。這些單元在芯片上排成一行行，每行的高度就是標準單元高度Cell Height，18A-P具備180nm和160nm兩種高度，目的是解決內部空間和占地的收益問題。這里英特爾將標準單元高度Cell Height為180nm形容成High Performance（HP），將160nm形容成High Density（HD），從字面意思就能看出前者為了追求性能需要更多內部空間，后者則可以擁有更高密度。

180nm HP和160nm HD可以理解成兩種不同的構建規范。這里先說說180nm HP庫，它單元高度更高，走線軌道（Track）更多，因此可以做得更寬，驅動電流更大，適合打造頻率更高的核心，比如CPU計算模塊、GPU Shader等等。當然這也會導致180nm HP相對160nm HD在芯片面積上更大，單位面積晶體管數更少，同時漏電和動態功耗都相對160nm HD更高，功耗不如160nm HD。

鑒于同功耗下性能可以提升9%，這里可以舉一個簡單的例子。假如原來用18A HP庫跑在 3.0GHz，換到18A-P HP庫，借助Power Boost和更優散熱，可能跑到3.27GHz表現，收益很直觀。

追求低功耗表現自然是160nm HD更合適，其走線軌道（Track）更少，晶體管更窄，時鐘頻率相對較低，適合緩存、外圍控制邏輯設計，比如IO模塊、低功耗模塊。芯片面積可以做到更小，單位面積內晶體管數更多。

評判半導體芯片設計和工藝的評估通常使用PPA來判斷，即Performance、Power、Area。Performance性能，通常指芯片能達到的最高工作頻率（GHz）或單位時間內的運算能力。Power指功耗，包括動態功耗（運行時耗電）和靜態漏電（待機耗電）。Area面積，即芯片的物理尺寸，直接決定單片晶圓能切出多少顆芯片。三個指標構成了芯片設計的不可能三角，改善其中一個，往往需要犧牲另一個。工藝節點的升級目標，就是在三者之間找到更優的平衡點。

18A-P帶來的PPA變化非常明顯，基于標準ARM核心子模塊的fully routed測試數據，18A-P在0.75V典型工作電壓下實現了同功耗性能提升9%，同性能功耗降低18%，熱阻降低20%到40%，過孔電阻降低10%到30%，導熱系數提升50%。

值得注意，這些數字并非僅來自晶體管本征性能提升，而是材料、器件、互連與散熱協同優化的結果。包括改善熱量從晶體管向封裝傳導的效率，讓熱阻降低20%-40%；直接緩解 GAA 結構帶來的熱瓶頸，讓導熱系數提升50%；優化芯片各金屬層之間的垂直連接，減少信號傳輸損耗與 IR 壓降，讓過孔電阻降低10%-30%；增強邏輯器件在高壓應力下的長期穩定性，實現NBTI改進；優化邏輯與SRAM的最小工作電壓匹配，提升低電壓運行穩定性。

Power Boost與更精細的Vt分級

18A-P引入了名為Power Boost的全新雙接觸、低電阻晶體管方案。其核心是在不增加晶體管電容的前提下提升驅動電流（Drive Current），從而讓芯片在相同功耗預算下達到更高運行頻率。這相當于在不改變"油箱容量"的情況下提升了引擎出力。

新增的晶體管涵蓋低功耗器件和高性能器件，以及第五組邏輯閾值電壓（Vt）選項。

低功耗器件包括在180CH（180nm Cell Height）和160CH（160nm Cell Height）庫中新增W1、W1.5單元，針對低漏電場景優化。W指Width，即標準單元內部晶體管的溝道寬度，其中基準寬度為1，寬度越大能推動的電流越大，跑得越快，但關閉時的漏電電流也越大。在默認狀態下，EDA工具回自動識別路徑需求，把高耗電但處在時序松弛路徑上的大晶體管替換成W1或者W1.5的小晶體管，從而在不影響芯片整體性能的情況下，降低總漏電。

特別是在180CH下引入W1和W1.5單元選項，意味著在高性能單元中，也可以在非關鍵路徑上局部插入 W1 低漏電單元，實現省電效果。

高性能器件部分則引入W3P單元，即3倍的Width溝道基準寬度，并通過Power Boost技術在HP和HD庫中同時實現頻率提升，雖然漏電水平相對W1和W1.5更高，但是性能更猛。

閾值電壓（Vt）是控制晶體管待機漏電的必要手段，閾值電壓（Vt）越低，開關速度越快，適合CPU計算模塊中的關鍵路徑，但漏電也越大，不節能。相反，閾值電壓（Vt）越高，開關速度越慢，漏電越少，更節能，適合常開且低頻的模塊。

18A原有4個閾值電壓（Vt）等級，對應Ultra Low Vt、Low Vt、Standard Vt和High Vt，每個等級都包含NMOS和PMOS兩種晶體管，這是因為單獨用NMOS或PMOS做邏輯門，缺點都會非常致命。純NMOS邏輯門輸出高電平時靠耗盡型負載或電阻上拉，靜態有直流通路導致功耗變大，反之，純PMOS邏輯門就是純粹的慢。

順帶一提，18A-P通過應變工程（Strain Engineering）提升了PMOS載流子遷移率，使電流更高效地通過晶體管，進一步優化了RibbonFET GAA的驅動能力。

第五組邏輯閾值電壓（Vt）安排在最快最費電的Ultra Low Vt與較快較費電的Low Vt之間，相當于在高速檔之前加了一個中高速檔，在跑車和家用車之間加了一個運動轎跑，讓設計人員在速度與功耗之間擁有更精細的權衡粒度。

第五組邏輯閾值電壓（Vt）也進一步提升了參數良率（Parametric Yield）。芯片良率可以分成功能良率和參數良率。功能良率是指芯片能不能亮機、跑程序，參數良率是指芯片能不能達到目標性能、功耗、漏電的規格要求。第五組邏輯閾值電壓（Vt）配合EDA工具可以更精準的調整速度與功耗的權衡顆粒度，對于差一點趕不上時序的路徑，不需要大力出奇跡用最高檔的Ultra Low Vt，用這一檔Vt即可。而對于漏電壓線超標的路徑，也不需要降低到Low Vt犧牲速度，這讓更多芯片可以更好的把握效能表現，確保參數良率進一步提升。

另外，18A-P將偏斜角（Skew Angle）收緊了30%，顯著降低了工藝變異性（Process Variability）。在芯片制造的光刻環節，需要將掩模版（Mask）上的電路圖案精確投影到硅片上，相當于用幻燈機把膠片圖案投到墻上。這里的偏斜角代表掩模版圖案與晶圓實際位置之間的旋轉偏差角度，在理想情況下，圖案應該完全平行對齊，即偏斜角為0。

但在真實的世界中，由于機械誤差、熱脹冷縮、晶圓放置精度等問題，總會存在微小的旋轉偏差，18A-P將偏斜角收緊30%，意味著英特爾把允許的旋轉偏差范圍縮小了30%，相當于從允許偏差±X度變成只允許偏差±0.7X度。

晶體管對幾何尺寸是極其敏感的，尤其是RibbonFET GAA納米片結構，更大的偏斜角會導致晶體管溝道長度不一致，旋轉偏差使某些區域的晶體管被拉長或被壓短；接觸孔位置偏移，連接晶體管與金屬層的接觸孔對不準，電阻忽大忽小；相鄰晶體管間距變化，影響電容和信號串擾。

18A-P將偏斜角收緊30%意味著晶圓中心與邊緣的圖案一致性更好，晶體管幾何參數在全晶圓范圍內更均勻，生產出更多具備典型性能的產品，從而也能直觀的提升高端SKU的產出比例和利潤。

這里我們仍然需要強調RibbonFET + PowerVia帶來的重要性，這是18A-P優化建立在18A上的重要基石。通過RibbonFET GAA全環繞柵極，取代傳統FinFET，柵極從四面包裹溝道，實現更精確的電流控制、更低漏電和更強電壓-頻率擴展能力。硅片驗證顯示，在約0.5V低電壓下，GAA + BSPD的CPU核心頻率較FinFET提升約30%。

PowerVia背面供電則是將供電網絡移至晶圓背面，正面完全留給信號布線。與正面供電方案相比，布線面積減少11%，動態電壓降（Dynamic Voltage Droop）縮小10倍，可換取6%頻率提升或大于15%動態功耗降低。

18A-P的進階進行時

18A-P的風險試產意味著它將在未來幾個季度內進入大規模量產，包括Panther Lake refresh有望遷移至Intel 18A-P，數據中心的Diamond Rapids 已確認導入18A-P，核心數提升50%，支持PCIe Gen 6，并實現雙倍內存帶寬。

另外微軟下一代AI加速器Maia 2據傳將采用18A-P工藝；亞馬遜AWS等云廠商也在評估Intel Foundry的先進產能。

在VLSI 2026 上，Intel Foundry還展示了超越18A平臺的長期研發方向，為18A-P之后的演進提供技術儲備，包括CFET（互補場效應晶體管），展示單片式CFET反相器，NMOS與PMOS垂直堆疊，柵極間距縮至45nm。理論上可將晶體管占用面積減半，為GAA之后的邏輯微縮開辟新路徑。減成法釕互連（Subtractive Ruthenium, sRu）集成空氣間隙，電容較銅互連降低約35%，為互連持續微縮提供可行方案。以及GaN + Si單片集成，在 300mm晶圓上將氮化鎵功率器件與硅基邏輯集成，其中含約1000門數字控制模塊，實現高效電源管理與大功率器件的單工藝協同。

Intel 18A-P不是一次激進的物理微縮，而是一次工藝優化。它保留了Intel 18A的50nm柵極間距和兩種單元高度，通過Power Boost晶體管、更嚴格的工藝控制、增強的散熱與互連、以及更豐富的Vt選項，在相同功耗下榨出9%性能，或在相同性能下削減18%功耗。

對于Intel Foundry而言，18A-P的風險試產標志著18A平臺走向大規模就緒，客戶不需要重新設計而快速完成遷移，并順理成章獲得接近一代半的工藝紅利，這是讓人興奮的。

特別是隨著Diamond Rapids等 2027 年產品的臨近，18A-P也將成為英特爾在先進制程代工市場核心競爭力，讓英特爾找到更多市場機會，無疑對投資者、英特爾本身，以及消費者而言，都是值得期待了。