打破光刻機壟斷！華為韜定律，國產半導體靠DUV彎道超車

2026年5月25日，上海舉辦的IEEE國際電路與系統研討會（ISCAS 2026）上，華為董事、半導體業務部總裁何庭波，發表了題為《半導體新路徑探索與實踐》的主旨演講，正式對外發布全新的韜（τ）定律。

這是中國在全球半導體領域，首次提出能夠指導整個產業發展的全新技術原則。

劃重點：何庭波在演講中表示，依托韜定律技術體系，華為在過去六年里，已經成功完成設計并量產381款芯片。今年秋季，華為將正式推出全面搭載邏輯折疊技術的Kirin 2026芯片，晶體管密度可達238MTr/mm2，性能水準逼近臺積電初代等效3納米工藝水平。

六年、381款芯片、等效3納米——這組數據，讓美西方的芯片封鎖形同虛設。

很多人都好奇，到底什么是“韜定律”？

在沒有EUV光刻機的前提下，它究竟憑什么把芯片性能做到等效3納米級別的呢？

一、摩爾定律的黃昏，傳統芯片發展遇物理瓶頸

先說說統治半導體行業數十年的摩爾定律。

1965年，英特爾創始人戈登·摩爾提出經典理論：集成電路可容納的晶體管數量，每18-24個月翻一番。

簡單來說，就是芯片性能每兩年翻倍、價格腰斬。

過去60年，全球半導體產業一直沿著這條賽道狂奔，核心思路只有一個，把晶體管越做越小。芯片制程也從28納米，一路迭代到14納米、7納米、5納米、3納米、2納米……

但如今，這條傳統賽道已經走到了盡頭。

何庭波在本次發布的學術論文中直言：“進入7納米節點之后，幾何縮微不再具備以往的技術紅利。光刻設備逐漸逼近圖形化物理極限，EUV設備折舊成本主導晶圓整體成本，單位晶體管價格趨于平穩，部分場景下甚至出現價格上漲的情況。”

通俗來講就是，摩爾定律已經撞上物理天花板。

原因很簡單，納米已經無限接近原子尺度。晶體管縮小到這個級別，電子會出現“漏電”的量子隧穿效應，無法穩定受控。繼續強行縮小制程，只會讓成本暴漲，技術收益卻微乎其微。

而對于華為、以及所有先進光刻設備受限的國產半導體行業來說，這種困境來得更早、沖擊也更大。

2019年，華為被正式列入美國實體清單；2020年，美方全面升級技術制裁，禁止華為使用美國技術研發芯片，EUV光刻機對華出口被嚴格管制。

誰也沒有想到，這場極致的技術封鎖，非但沒有困住華為，反而倒逼出了一套顛覆行業的“彎道超車”新技術。

二、用 “時間縮微” 替代 “幾何縮微”

何庭波的論文中，有一段核心觀點徹底顛覆了傳統芯片研發邏輯：

“摩爾時代表面上是在縮小空間，實質上是在壓縮時間。空間縮放只是工具，時間縮短才是核心收益。”

這句話很好理解。

傳統芯片研發，就像從A點去往B點，唯一的辦法就是把路修短。依靠高端光刻機縮小晶體管尺寸，拉近信號傳輸距離，以此提升芯片速度。

可當光刻機被卡脖子、道路沒法繼續縮短的時候，新的破局思路就誕生了：路修不短，就把路變得更好走、更通暢。

這就是韜定律的核心：用“時間縮微”替代傳統的“幾何縮微”。

劃重點：τ（Tao）指代時間常數（Time Constant），也就是芯片內部信號的傳播時延。韜定律的核心邏輯，不再是單純縮小晶體管物理尺寸，而是通過壓縮信號時延τ，全方位提升芯片整體性能。

新時代的芯片研發目標，不再是“晶體管還能做多小”，而是精準定位“該優化什么、為了什么目標優化”，最終答案就是持續降低系統時間常數τ。

芯片內部的電子傳輸，并不是筆直的直線，而是錯綜復雜的曲折線路。哪怕制程再小、距離再近，線路迂回也會浪費大量傳輸時間。

針對這個行業痛點，華為給出了終極解法：邏輯折疊技術。

三、邏輯折疊：芯片里的“立體城市”

何庭波在論文中用通俗比喻，清晰解釋了邏輯折疊的核心原理：

“現代芯片結構高度復雜，指甲蓋大小的芯片，能集成上百億個晶體管。隨著芯片規模持續擴大，拖慢運行速度的核心瓶頸，早已不是門電路本身，而是門與門之間的互聯線路。”

傳統芯片，相當于一座“平面城市”，所有電路平鋪在同一平面，線路交錯纏繞、傳輸路徑冗長繁瑣，極大拖累運行效率。

而華為的邏輯折疊技術，就是把單層平面城市，升級為多層立體城市。將電路分層堆疊在多個垂直有源層中，如同高樓疊層，原本平面上需要繞遠的信號線，直接通過垂直層“上下連通”，大幅縮短傳輸路徑。

技術升級帶來的性能提升十分直觀：

（數據來源：NoC和SRAM數據來自演講PPT）

這組數據意味著，華為Kirin 2026芯片238MTr/mm2的晶體管密度，已經達到臺積電初代等效3納米工藝水準。

更關鍵的是，這一切性能突破，都是華為僅依靠DUV光刻機實現的，徹底打破了EUV光刻機的壟斷桎梏。

四、2031年劍指1.4納米，公開全新技術路線

何庭波在本次演講PPT中，公布了華為清晰、長遠的芯片技術路線圖：

1、2026年：落地Kirin 2026芯片，實現238MTr/mm2晶體管密度、3.1GHz主頻；

2、后續數年：持續迭代，穩步提升晶體管密度與芯片主頻；

3、2031年：依托邏輯折疊技術，實現晶體管密度400+MTr/mm2、主頻5.0GHz，達成等效1.4納米制程水平。

這篇論文的核心價值，是重塑了整個半導體行業的投資與研發邏輯。

未來行業競爭，不必盲目追逐頂尖制程工藝。

芯片性能的核心競爭力，不再只依賴先進光刻設備，先進封裝、內存帶寬、互聯架構設計的戰略地位，已經和高端制程完全持平。

五、“芯片女皇”何庭波

隨著韜定律全網刷屏，這位深耕華為芯片業務數十年的核心人物，再次走進大眾視野。

何庭波現任職務包括華為董事、科學家委員會主任、ITMT主任、半導體業務部總裁。

1969年，何庭波出生于湖南長沙，北京郵電大學研究生畢業后，1996年正式加入華為，初期負責光通信芯片設計工作。

1998年，她受命前往上海組建無線芯片團隊，牽頭開展3G芯片研發工作，后續還遠赴硅谷任職兩年，長期深耕芯片技術研發與團隊管理領域。

2004年華為成立海思半導體，何庭波全面接手消費電子芯片業務，逐步成為華為芯片體系的核心掌舵人。

2020年，她入選“中國最杰出商界女性排行榜”前十，被業內譽為“芯片女皇”。

對于全新技術路線，何庭波在演講中強調：“未來屬于開放合作”。

這句話的深層含義十分明確，韜定律并非華為私有技術，而是一套完全開放的全新技術路線。所有被先進制程、高端光刻設備卡脖子的國家和企業，都可以依托這套理論實現技術突圍。

從跟隨數十年的摩爾定律，到自主開創韜定律；從依賴“幾何縮微”的傳統賽道，到深耕“時間縮微”的創新賽道，華為憑借六年381款芯片的量產實踐，印證了一個樸素的真理。

技術封鎖，永遠只能困住跟風追隨的人，永遠鎖不住敢于突破、勇于創新的開拓者。