黃仁勛：韜定律是臺積電10年前的技術

近日，英偉達CEO黃仁勛是如何看華為半導體“韜（τ）定律”和“邏輯折疊”技術呢？

黃仁勛：“這對華為來說是突破，但對臺積電并不是威脅。”他強調臺積電使用芯片堆疊和3D封裝技術已近10年，言下之意是華為的創新不過是臺積電玩剩下的東西。

黃仁勛這番言論是誤解了華為的韜定律，還是說傳統半導體思維與后摩爾時代新范式存在認知代溝？

一、黃仁勛眼中的“韜定律”是什么樣的？

黃仁勛的核心判斷是“華為使用這種技術，可以在不將半導體制程線寬變得更細的情況下，把晶體管數量加倍，甚至增加3到4倍”，并將其等同于臺積電的3D封裝技術。

但問題的關鍵在于，華為的邏輯折疊與臺積電的先進封裝，根本不是同一維度的技術。

前者是芯片設計層面的電路拓撲重構，后者是制造工藝層面的多芯片互聯技術，二者處于完全不同的技術抽象層級，解決的是截然不同的問題。

要理解這種差異，首先要搞清楚華為到底做了什么。

邏輯折疊是韜定律的核心技術，它將原本平鋪在二維平面上的電路，通過三維立體折疊和垂直互連“堆疊”起來，使關鍵路徑走線長度縮短50%到80%，大幅降低信號傳播的RC負載。

但這絕非簡單的“把芯片堆起來”——2.5D/3D封裝的核心是連接已經成型的獨立裸芯（die），而邏輯折疊的核心是重新布局單顆裸芯內部的邏輯門。

前者是在制造后期讓不同芯片貼得更近，后者則是在設計階段就從根本上縮短信號的物理傳輸距離。

二、這其實是三維設計理念差異

北京大學集成電路學院的研究用“真3D”與“贗3D”的范式劃分，來直觀推演這種區別。

①贗3D以整個模塊為最小單位分到某一片die，模塊內部標準單元必在同一片die；

②真3D則支持模塊內自由劃分，同一模塊標準單元可分布到不同die，設計空間更大。

在優化空間上，贗3D在每片die上各自優化，復用傳統2D芯片EDA工具，不允許跨die邏輯變換；

真3D則將多die整體空間作為設計空間，各階段均在完整三維空間中尋優，不限制跨die邏輯操作。邏輯折疊把物理實現的最小單位從“die”推進到了“標準單元在三維空間中的位置”，這才是真正的底層范式轉移。

還可以更形象的說，傳統2.5D封裝好比把兩個獨立房間搬到同一層樓，中間修走廊（硅中介層）；3D封裝則像把兩棟獨立樓疊起來，裝電梯（TSV硅通孔）方便串門。

上圖來源：混知

但HBM和GPU本質仍是兩棟獨立的樓、兩個物理分離的芯片。

而邏輯折疊是在設計大樓內部布局時，就把原本位于東西兩端且需頻繁通信的兩個房間，一個放在一樓、一個放在正上方，中間只需在樓板打一個1.5微米間距的極短TSV垂直通道，無需走廊和電梯井。

上圖來源：混知

這是“設計理念”的區別，不是“施工方式”的區別。

三、華為麒麟2026芯片是最好的證明

相比麒麟9030Pro，麒麟2026的晶體管密度提升53.5%，達到238MTr/平方毫米，理論上與Intel18A工藝持平，接近初代臺積電3nm。

同時，SoC性能核能效提升41%，最高主頻提升近13%。這些數字不是靠縮小線寬、更換制程得來的，而是在設計端“擠”出來的。

GlobalSemiResearch測算，這種幅度的密度提升在傳統幾何縮微時代，需要三年時間、跨越兩個工藝節點才能實現。這正是韜定律“以時間縮微替代幾何縮微”的核心價值所在。

事實上，華為何庭波在論文中給出了清晰的路線圖：

2026-2031年，沿著韜定律路徑，晶體管密度將持續提升，預計2031年突破400MTr/mm2，CPU大核頻率突破5GHz，屆時基于韜定律的高端芯片晶體管密度將達到1.4納米芯片制程的同等水平。

這意味著一條不依賴EUV、不依賴幾何縮微的技術路徑，可在5年內追平當前最先進制程的性能水平。

因此黃仁勛說“臺積電領先10年”，若只看3D封裝這種制造工藝層面確實沒錯，但邏輯折疊根本不是3D封裝，它是設計理念層面的革新。

黃仁勛的誤讀，折射出摩爾定律舊范式下的認知慣性——習慣用“幾何尺寸”“封裝形式”評判一切。

最后，筆者認為華為這波PPT造芯技術確實厲害。

華為韜定律給出的答案是換一把尺子，當幾何尺寸紅利走到盡頭，當先進制程成本飆升，華為提出的是用“系統工程的整合能力”對沖“單體芯片的工藝短板”的道路，以時空換幾何，以系統贏單點。

這不是在臺積電的賽道上試圖超越臺積電，而是華為想換道超車。

把兩件處于完全不同抽象層級的技術放在一起比較，然后斷言誰領先誰10年，這本身就是一個范疇錯誤。

或許，黃仁勛真該認真讀一下何庭波那篇論文了。